AD9288+FPGA可以嘛？虎哥加油~~~
64455
%7B%22isLastPage%22%3Atrue%2C%22notes%22%3A%5B%5D%2C%22pid%22%3A%22t64455%22%2C%22tid%22%3A%2264455%22%2C%22mainForumsId%22%3A%5B%22163%22%5D%2C%22categoriesId%22%3A%5B%22273%22%5D%2C%22tcId%22%3A%5B%5D%7D
%7B%22isEditMode%22%3Afalse%7D
本帖最后由 justinpiggy 于 2014-3-24 14:44 编辑
理论上应该是一样的，但是你自己连接，时钟连线长度不一样，质量也可能不一样，各种相移和抖动，同步采样ADC将多个ADC或者采样保持放在一起，优化了时钟走线和抖动，占PCB面积也更小，适合产品。
当然我认为1MSps级别的应该不需要太在意这个问题，可以用多个ADC来代替同步采样ADC
我觉得用FPGA产生个时钟驱动全部ADC，然后读取时候直接同时读取就OK的吧，ADC_CLK一次采样一下，然后读出。
理论上应该是一样的，但是你自己连接，时钟连线长度不一样，质量也可能不一样，各种相移和抖动，同步采样ADC将多个ADC或者采样保持放在一起，优化了时钟走线和抖动，占PCB面积也更小，适合产品。
当然我认为1MSps级别的应该不需要太在意这个问题，可以用多个ADC来代替同步采样ADC
我觉得用FPGA产生个时钟驱动全部ADC，然后读取时候直接同时读取就OK的吧，ADC_CLK一次采样一下，然后读出。
引用
加载评论中，请稍候...
200字以内，仅用于支线交流，主线讨论请采用回复功能。
不知道理解的对不对，之前遇到的方案都是，晶振出的时钟，进入时钟管理芯片（或电路），然后分配出多路的时钟信号，该信号直接送给ADC。
高速的ADC通常会有随着数据出来的同步时钟信号。
高速高质量数据采集的情况下，通常ADC的采样时钟不会经过FPGA，因为其相位性能不好。
这里有个框图可以看看
XXXXXXXXXXXXXXXXXXXXXXX/_XXXXXXXXXXXXXm
高速的ADC通常会有随着数据出来的同步时钟信号。
高速高质量数据采集的情况下，通常ADC的采样时钟不会经过FPGA，因为其相位性能不好。
这里有个框图可以看看
XXXXXXXXXXXXXXXXXXXXXXX/_XXXXXXXXXXXXXm
引用
加载评论中，请稍候...
200字以内，仅用于支线交流，主线讨论请采用回复功能。
虎哥
专家 进士 学者 机友 笔友
专家 进士 学者 机友 笔友
200字以内，仅用于支线交流，主线讨论请采用回复功能。