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百炼成钢
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科创币

#电子科技大学成都学院 集成电路设计与集成系统专业 #(2016~2020) #(2020~?)?

2011/10/15注册,1 个月前活动
用AD画个板子吧!打样现在很便宜了,JLC才30大洋就可以出一张10x10的板子

@rb-sama我说的有点问题哈,记错了,IR2110本身没有电荷泵,但是我看到的一片文献中使用了外挂电荷泵来规避TON不能太大这个问题,非常有趣https://wenku.baidu.com/view/5dc2e876f46527d3240ce037.html另外就是最近搜集到的一些Buck变换器芯片实现的论文中,自举电容也是采用电荷泵提供上管驱动,就不知道这么搞能不能在大功率场合用了(笑还有就...

另外就是,小功率领域,GDT占空不超过50%这个问题可以通过电荷泵+LDMOS做电平转换去直接驱动上半桥臂解决(例如著名的IR2110),想请教一下这样的技术思路在大功率场景下会遇到什么样的困难?


我觉得还有一个应用场景:挑战使用超紧凑封装和最小的管子实现高效率的SKP DRSSTC/滑稽

另外就是。。。我对将云豹驱动板设计成ASIC很有兴趣😂,不知这种PDM调功的桥驱动IC市场如何(本人对功率这块不熟,微电子刚入门)

不知此处将二极管并联高压mos,续流采用mosfet同步整流实现是否靠谱,直觉上效率会有些微的提升。。

Cadence IC 617和 MMSIM 151对,第一张图的两个MOS,上面的PMOS 是共源共栅电流源,下面的NMOS构成共源共栅放大器

这一层分享本人找到的一些设计资料和PDK首先上传的是Cadence官方的GPDK,90nm和45nm,适用于教学,不针对任何Foundry,应该是可以到处分发的吧。。。eetop.cn_gpdk090_v3.9.rargpdk045_v_2_0preRelease.7z.002gpdk045_v_2_0preRelease.7z.001

这层楼主要记载我是如何一步步把我自己埋在大坑中的通过查阅扫描得出的DC Operating Points和工艺库手册,查出两个非常有趣,和短沟道效应并不符合的现象:一则是据工艺库ERC手册,0.5um沟道长度的管子开通电压VTH高于20um沟道长度的管子,这不符合本人目前所知的关于短沟道的理论(短沟道效应降低VTH,DIBL效应提高了截止区漏电流)莫非是Foundry调沟的时候调过头了?二则是根据...

参数提取部分:下图为NMOS测试电路,以一个W/L=10/1的NMOS为例,对该管的KN,沟道长度调制系数(Lambda),体效应系数(Eta)进行计算首先,在spectre中,导入仿真变量,进行DC-SWEEP仿真,设置输出为NM0漏极电流不要忘记导入仿真参数文件(虽然先进的工艺库大多给你直接自动导入好了)使用Tools->Parametric Analysis,对VGS进行仿真,仿真产生...

现代模拟IC设计中,我们打交道最多的器件莫非MOSFET了,使用什么结构,如何给定MOSFET的参数,就是一个最重要的话题。在现代CMOS工艺中,我们关心最多的参数:MOSFET的宽(W)和长(L)和由这两项参数构成的宽长比(W/L)。而在0.5um及以上的工艺中,平方率方程是可以较为准确的描述MOSFET I-V特性曲线,方程如下:(饱和区,先暂时不考虑沟道长度调制效应)$I_D=\frac12...

说来惭愧,那是个烂尾很严重的项目。Core48是ELF2-LQFP48核心板,这个设计应该是完整而且OK的,ELFGameConsole是当时打算模拟FC和GBA的玩意,这个非常非常不完整,硬件只设计了一半。。。

其实蛮丢人的。。。。步子跨的太大,扯到蛋了,想法太多,现在精力有限,能实现的太少,所以很遗憾这些项目以这种面目和各位见面了如果有人能继续开发这些设计的话,我会非常高兴的仓库地址:(有点多,我就不传上论坛了,这个仓库会永久保留的)https://github.com/RPG-7/My_Unfinished_Children

已收到奖金,感谢感谢

@左手执者全加器和异或门有现成的芯片,全加器用74xx83,异或门使用74xx86,都是4位的芯片,另外就是锁存之后似乎没必要再用缓冲器了,74的驱动能力是足够的。顺便说一下这种芯片怎么搜索:在搜索引擎(例如 Bing 或者专用的datasheet搜索引擎 alldatasheet Datasheet4U,不要用百度)搜索74+你需要的功能的英文翻译,比如“74+MUX”,如果对芯片内的器件数量有...

@左手执者 乘除法个人的建议是使用74的全加器和异或门做,做多周期移位乘除法,执行乘除法的时候给CPU一个Wait信号另外纠正一些不正确的翻译哈锁存器应当翻译为Latch(在此处鉴于锁存器的透明特性,应当使用D触发器(D Flip Flop,缩写DFF))多路器不是Mix,英文multiplexer,缩写为MUX

由线性区的公式,$I_D=\mu_NC_{ox}\frac WL\lbrack(V_{GS}-V_{Th})V_{DS}-0.5V_{DS}^2\rbrack$我们可以得出这样的结论:电流源管进入线性区是应当绝对避免的那么,正确的方式应当是将电流源管关断,更新后的电路如下:我们可以看到,图中PM0和NM0的作用就是关断对应的电流源。经仿真可见,这种电路结构效果拔群很明显,输出变得更加线性。VCO部...

继续定性分析如下:结合模拟集成电路设计精粹中给出的曲线可以看出,误差主要来自于2部分:1.沟道长度调制效应会导致在对电容充电的时候电流会出现轻微的变化2.管子从线性区向饱和区转变的时候gm急剧的变化导致电流的尖峰vco.pdf经过这两天的资料搜索,参考上面的文献,我完成了VCont-FreqOut曲线的仿真,仿真结果表明,最简单的思路是,我可能需要将这个设计改成几个分段的电流源来提供电流输入。这就...

该设计由如下几个部分构成:1.VCO 压控振荡器该部分作为内置振荡器,由一个张驰振荡器构成,其理想模型如下:理想模型结构非常简单,假设施密特触发器不产生延迟,此时整个电路的振荡频率只与电容大小、充放电电流大小和施密特触发器的阈值电压有关,可得$f_{OSC}=(2\frac{C(V_{TH}-V_{TL})}{I_{0}\ast V_{control}})^{-1}$2.PFD 鉴相/鉴频器该部分...

不试试安路新的FPGA ELF2么,据说很不错的样子

或者说其实不必完全复刻当年的主板。。建议逻辑芯片直接用贴片吧,能节省不少面积

现在是谁在对谁扣帽子?什么时候这儿变成政治论坛了。。。

用FT600或者FT601这个FIFO转USB3.0怎么样?

预定一套~在学Verilog 的飘过。。。。。

#{r=271306} 膜一个。蛤蛤。(话说回来,水这个没关系吧。。。)

是否我们的教育体制得背一部分锅?我接触到的这些同学,大抵应付应试教育灵活自如,但是却没有一点思考,填鸭效果好,自由思维零。连年填鸭让他们丧失了深度思考的兴趣和勇气,转而追求当前极大丰富的物质和精神享受,而享受更不需要深度思考,而且思考在一定程度上阻碍了人在享受中获得快感(姑且这么说)。所以最终结果他们很容易被似是而非,看起来极其有趣,吹泡泡式的民科牵着鼻子走乃至于被洗脑?

愚以为,这个问题至少可从某些“畅销书”上看出些许端倪,比如:《天才在左,疯子在右》 此书民科+反智(请允许我扣这两顶帽子)到了一种境界,但是本人同学看这本书后直呼有道理,追问为何有道理之后说不出个所以然的大有人在。可悲的是看之前大抵还算正常的人看完此书之后表现出了一个良好民科必备的素质----强词夺理、无视基本事实、混淆概念(有意)、执拗,坚信此书的正确性,所引用的论据不外乎此书再加人身攻击或者扣...

建议弄个程序优先级机制吧。。。这卡的太难受了。。。

也可以用分页方式扩展更多内存,想多少就多少

用啥别的处理中断,生成数据,主程序读相应的寄存器?
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