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t62888
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画了一个循环累加逻辑电路，但是仿真不正常，求助。
novakon
2013/12/07
电子技术
IP:广东
QQ截图20131207004441.png

两个4bit加法器连在一起成为一个8bit加法器，每次相加的和被寄存器存储，然后再返回到输入端与输入值相加。

用candence仿真，非门正常，但是加法器的进位输出，和寄存器的输出都是红线。这是因为什么呢？寄存器的输出，总应该有一个初值（全0）的啊。
QQ截图20131207005013.png
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电子信息/电子技术
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novakon作者
13年1个月前IP:未同步
656729
1楼
已经通过狂看cadence自带help解决了。默认情况下，latches和flip-flops是有默认值X（不定状态）的，可以在仿真设置里面将其置0.
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我也是有底线的