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发表于《龙少精简嗨爆版8位单周期CPU内核原创电路发布(计划出套件)》
神之觉醒作者
12年0个月前IP:广西
737136
143楼
引用 rpg-7:
俺的想法是这样的哈，一个时钟过三态门，累加器+1，累加器数据和锁存的地址数据相加，累加器的地址就送给缓存的地址线，缓存的数据线通过三态门和内存数据线相连，缓存的读写使能线拉高，写，内存的拉低，读。加法器送出来的地址一边进内存，一边进同或门，...
YES!!!  差不多是这个意思, 输入时钟极限周期和这些器件延迟总和有关(累加器延迟+加法器延迟+比较器延迟+两个门的延迟).
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文号 / 737136
神之觉醒
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我也是有底线的