好吧，猫大神说得对，我不应该总东想西想的，我还是去弄我成品板子dr吧，没有自己弄dr的条件和理论基础。
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如果把DR初级的串联谐振改为并联谐振？？？
如果把DR初级的串联谐振改为并联谐振？这样经过功率管的电流就应该小得多了吧~！
当然全桥和驱动电路都应该改一下~！
全桥电路，把功率管换成高电压低电流的管子，呜~！也许应该是这样：
![QQ图片20150730140938.png]()
驱动电路比较复杂我弄不明白~！我想是不是把那个死区时间发生器给他换掉，
死区时间发生器的作用应该是使电路在某一时刻VT1，VT2，VT3，VT4全都处于关闭状态吧？
好吧~！我们将他改成，使电路在某一时刻VT1，VT2，VT3，VT4全都处于开通状态，这样的话是不是就可以拿来驱动全桥了？
到底怎么改~！也许只有“山猫”，“任某人”……这些大神才搞得了。
我只是想大神们帮忙验证哈我的想法和思路行得通不？？？
[s:47]
当然全桥和驱动电路都应该改一下~！
全桥电路，把功率管换成高电压低电流的管子，呜~！也许应该是这样：
驱动电路比较复杂我弄不明白~！我想是不是把那个死区时间发生器给他换掉，
死区时间发生器的作用应该是使电路在某一时刻VT1，VT2，VT3，VT4全都处于关闭状态吧？
好吧~！我们将他改成，使电路在某一时刻VT1，VT2，VT3，VT4全都处于开通状态，这样的话是不是就可以拿来驱动全桥了？
到底怎么改~！也许只有“山猫”，“任某人”……这些大神才搞得了。
我只是想大神们帮忙验证哈我的想法和思路行得通不？？？
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