支持！有争议说明大家对这个东西关注。
我觉得这个帖子如果说成是一个有可能是主导未来硬件DR驱动电路新生分支比较适合。
毕竟做出整体实物测评才比较说明问题。凭借仿真或者是逻辑分析就说改写历史未免有点早。
但并不是否认的意思。冻土不要理解错了。
然后说到延迟的问题。DR4电路逻辑部分延迟时间。也就是测量信号通道FB端与MOS图腾G端上升下降沿中点相隔的时间。
实测HC系列为70nS。AC系列的为10nS。
图腾部分输出延迟叠加起来为300nS。
IGBT延迟500nS。大砖有些能达到1uS左右的延迟。
所以我觉得在电路基本逻辑上面能做的优化给整体延迟带来的改善并不明显。
因此现在我在开发新驱动电路的方向上
基本分成了用MCU和逻辑可编程元件实现的两个分支。
目的倒并不是为了减少逻辑电路延迟。而是为了能够实现波形合成和真正的软件PLL。
其优势是能实现提前移相。和避免出现现有LR移相结构的1th波失真。
