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发表于《【原创】FPGA内部利用PLL级联实现10ps级可编程延时控制》
djc001
13年5个月前IP:未同步
556412
2楼
回 1楼(大圈圈) 的帖子
你考虑过fpga输出时钟的jitter吗？如果你的采样频率和输入的信号很高的话，这个jitter是你忍受不了的。
评论
文号 / 556412
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我也是有底线的