俺的想法是这样的哈，一个时钟过三态门，累加器+1，累加器数据和锁存的地址数据相加，累加器的地址就送给缓存的地址线，缓存的数据线通过三态门和内存数据线相连，缓存的读写使能线拉高，写，内存的拉低，读。加法器送出来的地址一边进内存，一边进同或门，和终止地址对比，符合拉低时钟和内存地址线的三态门，三态门高阻，释放内存地址线，不再接受时钟。内存的数据线和缓存的两组线也可以这么处理。。。图可能画得有错，请斧正之[s::lol]
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