引用 虎哥:
明白了。你用的零中频或者低中频方案吗，一般对于s11这种小动态测试，pll噪声的影响不应该成为问题。
其实我上一个回复没说全。PLL选择不同的bank，输出功率电平会不一样。而我的PLL输出驱动一个射频功放，驱动功率较大，射频功放快饱和了，输出已经不线性了。此时系统功率电平改变，会影响S11测试结果。这导致了高频测试噪音。
所以我最终的更改是两方面的：一方面让VCO的bank选择具有确定性，不要随便乱选bank。另一方面衰减射频功率，让PA线性一些。
我试过两级变频，第一级变到2.5M，第二级变到DC。此方法可称为模拟中频方案。测试结果也行。无奈测试DC信号用的单片机ADC线性不佳。所以我还是改选了2.5MHz数字中频方案。
我的ADC是AD9201，采样频率20Msps，采2.5M正弦波，一个周期只能采8个点。貌似会不太好。然而我在matlab里仿真的结果，只要做数字相关时，FPGA里的数字正弦波，那8个系数的精度够高，也能做到80dB的性能。我昨晚粗测低频S11本底噪音能到-60-70db，高频能到-50db或更低。也验证了我这个仿真结果。
