关于Verilog语言学习

用verilog以后容易转向ASIC，其实VHDL和Verilog差不多的，会了一种马上就能会第二种。
教材：

华为Verilog HDL入门教程.pdf 280.97KB PDF 1971次下载 预览

Verilog_golden中文版.pdf 511.67KB PDF 934次下载 预览

卡内基梅陇大学verilog课程讲义.pdf 294.37KB PDF 848次下载 预览

注意，不是所有的Verilog语句都是可以综合的，也就是说，可能会出现QII拒绝编译的情况，具体能不能编译，参考这个：
  
verilog_经验(适合初学者).doc 714.50KB DOC 162次下载

伟大的版主阿 你终于想起来带领我们去祸害人间了

恕我科班出身但是学得不深。耳闻FPGA过，未能深入研究。总感觉FPGA更倾向于可编程组合逻辑。

我自己把通常意义的计算机编程归属于时序逻辑。而“编程”本身还包括烧写组合逻辑电路。这是从当年学习GAL器件过程中知道的。

引用第1楼warmonkey于2011-01-22 19:56发表的  :
关于Verilog语言学习

用verilog以后容易转向ASIC，其实VHDL和Verilog差不多的，会了一种马上就能会第二种。
教材：

华为Verilog HDL入门教程.pdf 280.97KB PDF 1971次下载 预览
.......

这个V语言超级难，有其他语言(类Basic语言？)可学么？

相比之下更偏爱挂在Avalon总线的自定义外设
软硬结合，无与伦比！
其实IDE很强大的
不需要你一定要掌握语言 甚至用图形也可以构建逻辑
只是编译速度太慢太慢

记得在河畔里见过同名的帖子。。。忘了内容了~~[s:261]

引用第3楼dctyu于2011-01-22 22:02发表的  :
恕我科班出身但是学得不深。耳闻FPGA过，未能深入研究。总感觉FPGA更倾向于可编程组合逻辑。

我自己把通常意义的计算机编程归属于时序逻辑。而“编程”本身还包括烧写组合逻辑电路。这是从当年学习GAL器件过程中知道的。

数字电路是并发执行的，而计算机是顺序执行的。。。。
计算机程序和数字逻辑基本上没法类比

引用第3楼dctyu于2011-01-22 22:02发表的  :
恕我科班出身但是学得不深。耳闻FPGA过，未能深入研究。总感觉FPGA更倾向于可编程组合逻辑。

我自己把通常意义的计算机编程归属于时序逻辑。而“编程”本身还包括烧写组合逻辑电路。这是从当年学习GAL器件过程中知道的。

有失偏颇。。。
FPGA的LE除了用来做组合逻辑的查找表，还提供触发器可以做时序逻辑的。实际上用FPGA的人几乎不会拿来只做单纯的组合逻辑。

前几天用Verilog写了一个定点超越函数单元（用一个模块就可计算sin、cos、sinh、cosh、ln、exp、sqrt、1/x及其反函数和衍生函数）。有空和楼主交流一下。

先画状态图或者列状态表，后翻译成代码

引用第4楼stitch于2011-01-22 23:13发表的  :
这个V语言超级难，有其他语言(类Basic语言？)可学么？

最新编程语言排行榜，Java高居榜首，C第二，可怜的Verilog排名>50。。。

如果说懂Java相当于懂英语，懂C相当于懂汉语，那么。。。天啊！我懂了一门土著语言。。。

ls不能这么讲，ASIC设计90%都是用Verilog，AHDL才是HDL中的土著语言。
其实硬件描述语言的主要用途并不是编程，所以这样排名是没什么参考价值的。

引用第12楼warmonkey于2011-01-26 18:39发表的  :
ls不能这么讲，ASIC设计90%都是用Verilog，AHDL才是HDL中的土著语言。
其实硬件描述语言的主要用途并不是编程，所以这样排名是没什么参考价值的。

估计这个TIOBE排行榜只抽查统计软件工程师，自然Verilog得票少。。。

引用第8楼小俊于2011-01-24 19:42发表的  :


有失偏颇。。。
FPGA的LE除了用来做组合逻辑的查找表，还提供触发器可以做时序逻辑的。实际上用FPGA的人几乎不会拿来只做单纯的组合逻辑。

偏颇是有的。要么怎么讲“倾向于”呢。介系FPGA的最大特点。

数字电路包括组合逻辑和时序逻辑。
计算机是个复杂的数字电路。

如果组合逻辑占主导，时序部分很简单，肯定是用CPLD。因为CPLD是乘积项的结构，可以有几十个输入端，做出超级复杂的组合逻辑。而且CPLD的信号传播延迟是确定的，可以跑到很高速度。MAXII系列上300M的片子只要几十块，而Cyclone内部也就100～200M，除非是局部10几个LE之间上300M。
FPGA除了LE里面的触发器能实现复杂时序，还有就是内部资源多。PLL，RAM块，DSP块，内嵌的硬核，收发器等等，这才是狠角色。

上传QuartusII软件傻瓜式使用教程

Altera - My First FPGA Design Tutorial.pdf 2.26MB PDF 547次下载 预览
第一次使用Quartus II 肯定会晕头转向，照着这个教程做一遍就会了。

实际上用FPGA设计的几乎都是时序逻辑占主导的。我自己用FPGA设计的话，遇到稍复杂的组合逻辑，一般都要拆成几部分做pipeline，不然propagation delay太长，fmax跑不高的。

FPGA有RAM块，做成一个超大号查找表不行吗？

上传一个例程，有助于学习Verilog：
  (附件:102497)

代码分析：

在这里的LED闪烁频率是可调的，按一下KEY会使LED2状态翻转，同时会减小LED3闪烁的频率。
这个代码比较烂，仅仅是用来演示verilog的基本特性
module LED(CLK,KEY,GPIO);
  
  input CLK; //输入信号
  input KEY;
  output reg[3:0] GPIO = 4'd0; //输出寄存器
  
  reg[1:0] KEY_prev; //内部寄存器
  reg[1:0] KEY_status;
  reg[23:0] KEY_count;  
  
  reg[1:0] Status;
  reg[31:0] Count; //32位长度（0～31位）
  reg[31:0] limit = 32'd2500000; // 50MHz / 2500000 = 0.05s
    
  always@(posedge CLK)  //实现上升沿触发
  begin
        //process for keyscan
     KEY_count <= KEY_count+24'd1; // 建立时序逻辑模型时，采用非阻塞赋值语句。组合逻辑用阻塞赋值
     if(KEY_count >= 24'd100000) //50MHz / 100000 -> 50ms //always里面是顺序执行的
     begin
        KEY_count <= 24'd0;
        KEY_status <= KEY_prev & (~KEY);
       KEY_prev <= ~KEY;
    end    
  end
  
  always@(posedge KEY_status[0]) //几个always，还有assign之间是同时执行的
  begin
        limit <= limit + 32'd2000000;
        GPIO[2] <= ~GPIO[2];
  end
    
  always@(posedge CLK)
  begin
  
    Count<=Count+32'd1;
  
    if(Count >= limit) //这里是一个“不小于”号
//注意区别 “不大于”和非阻塞赋值
    begin
      
        case(Status)
        
          2'b00:
         begin
            GPIO[0] <= 1;GPIO[1] <= 1;GPIO[3] <= 1;
          end
        
            2'b01:
          begin
          GPIO[0] <= 1;GPIO[1] <= 1;GPIO[3] <= 1;
          end
          
          2'b10:
          begin
          GPIO[0] <= 0;GPIO[1] <= 0;GPIO[3] <= 0;
          end
          
          2'b11:
          begin
          GPIO[0] <= 0;GPIO[1] <= 0;GPIO[3] <= 0;
          end//注意begin-end块
          
          default;//最好写上default
        endcase //注意与C的区别
        
      GPIO[3] <= ~GPIO[3];
      Status<=Status+1'b1;
      Count<=32'd0;
    end
  end
  
endmodule

Verilog语法有点像Pascal和C的混合。。

XXXXXXXXXXXXX是个好地方，上面有许多开源的IP。
包括大家熟悉的51核、ARM核等等，都能找到代码。
前些时用了上面的一个开源的PCI bridge，完成了一个PCI master+target的设备，自己写了个DMA控制器，很容易配合起来，开发文档很全。代码用的语言Verilog与VHDL都有，好象Verilog多一些，有些是一个项目两种语言版本都有。

FPGA芯片 EP3C5T145与EP1C12Q208的datasheet都搜索不到，版主是不是写错型号了？

抱歉，确实是笔误，已经改正

唉，FPGA，权衡了半天还是没打算去学，感觉我是学机械的，顶死会个DSP就够够了
猴子准备进哪个专业?

我学校有个弄FPGA的人特NB的[s:271]

闪存FPGA……

引用第17楼warmonkey于2011-01-30 14:28发表的  :
FPGA有RAM块，做成一个超大号查找表不行吗？

引用第9楼小俊于2011-01-24 19:45发表的  :
前几天用Verilog写了一个定点超越函数单元（用一个模块就可计算sin、cos、sinh、cosh、ln、exp、sqrt、1/x及其反函数和衍生函数）。有空和楼主交流一下。

是写着玩吗？为何不用软件做？我的经验中，用软件做成本低，速度不慢。

正想学习呢   MARK一下

引用第27楼婺源寻芳于2011-08-15 14:28发表的 :


是写着玩吗？为何不用软件做？我的经验中，用软件做成本低，速度不慢。  

软件做有FPGA快吗？FPGA做CORDIC可以单周期。。。

马上又要用FPGA做相干解调了。。。

引用第29楼小俊于2011-08-25 16:29发表的  :


软件做有FPGA快吗？FPGA做CORDIC可以单周期。。。

看做什么。不好说哪边快。

[s:274]  [s:274] 艺不压身啊

学微电子的路过。好资料，以后可能用得着，留名！[s:274]

不知道楼主FPGA学的怎么样了[s:228]

去年发帖的时候，因为我那边的东西，对FPGA的需求并不是很迫切，所以此帖暂停。
现在做一个数字接收机，解调器为DSP+FPGA，本帖内容继续更新。

航电的测距测速？

努力加油^_^

支持楼主啊

[s:13][s:13][s:1][s:1][s:1][s:1][s:1][s:1][s:1]

Quartus II。。。求xilinx版的